ຄໍາສັບພື້ນຖານສໍາລັບການຫຸ້ມຫໍ່ຂັ້ນສູງ

ການຫຸ້ມຫໍ່ແບບພິເສດແມ່ນຫນຶ່ງໃນຈຸດເດັ່ນທາງດ້ານເຕັກໂນໂລຢີຂອງຍຸກ 'More than Moore'.ຍ້ອນວ່າຊິບໄດ້ກາຍເປັນເລື່ອງຍາກ ແລະລາຄາແພງຫຼາຍຂື້ນເພື່ອຫຼຸດຫນ້ອຍລົງໃນແຕ່ລະໂຫນດຂະບວນການ, ວິສະວະກອນຈຶ່ງເອົາຊິບຫຼາຍອັນເຂົ້າໄປໃນຊຸດທີ່ກ້າວໜ້າເພື່ອບໍ່ໃຫ້ມັນຕ້ອງພະຍາຍາມຫຼຸດພວກມັນອີກຕໍ່ໄປ.ບົດ​ຄວາມ​ນີ້​ສະ​ຫນອງ​ການ​ແນະ​ນໍາ​ໂດຍ​ຫຍໍ້​ກ່ຽວ​ກັບ 10 ຂອງ​ຄໍາ​ສັບ​ທົ່ວ​ໄປ​ທີ່​ສຸດ​ທີ່​ໃຊ້​ໃນ​ເຕັກ​ໂນ​ໂລ​ຊີ​ການ​ຫຸ້ມ​ຫໍ່​ທີ່​ກ້າວ​ຫນ້າ​.

ແພັກເກດ 2.5D

ຊຸດ 2.5D ແມ່ນຄວາມກ້າວຫນ້າຂອງເທກໂນໂລຍີການຫຸ້ມຫໍ່ IC 2D ແບບດັ້ງເດີມ, ຊ່ວຍໃຫ້ມີເສັ້ນລະອຽດແລະການນໍາໃຊ້ພື້ນທີ່.ໃນຊຸດ 2.5D, ຕາຍເປົ່າຖືກວາງຊ້ອນກັນຢູ່ດ້ານເທິງຂອງຊັ້ນ interposer ດ້ວຍຊິລິໂຄນຜ່ານທາງ (TSVs).ພື້ນຖານ, ຫຼືຊັ້ນ interposer, ສະຫນອງການເຊື່ອມຕໍ່ລະຫວ່າງຊິບ.

ແພກເກດ 2.5D ໂດຍທົ່ວໄປແມ່ນໃຊ້ສໍາລັບ ASICs, FPGAs, GPUs ແລະຫນ່ວຍຄວາມຈໍາລະດັບສູງ.2008 ເຫັນ Xilinx ແບ່ງ FPGAs ຂະຫນາດໃຫຍ່ຂອງຕົນອອກເປັນສີ່ຊິບຂະຫນາດນ້ອຍທີ່ມີຜົນຜະລິດສູງກວ່າແລະເຊື່ອມຕໍ່ເຫຼົ່ານີ້ກັບຊັ້ນ interposer ຊິລິຄອນ.ແພັກເກດ 2.5D ຈຶ່ງເກີດມາ ແລະໃນທີ່ສຸດກໍຖືກນຳໃຊ້ຢ່າງກວ້າງຂວາງສຳລັບການລວມຕົວໂປຣເຊສເຊີແບນວິດສູງ (HBM).

ແຜນວາດຂອງຊຸດ 2.5D

ການຫຸ້ມຫໍ່ 3D

ໃນຊຸດ IC 3D, logic die ແມ່ນ stacked ກັນຫຼືມີ storage die, ລົບລ້າງຄວາມຕ້ອງການທີ່ຈະສ້າງ System-on-Chips (SoCs) ຂະຫນາດໃຫຍ່.ການຕາຍແມ່ນເຊື່ອມຕໍ່ກັນແລະກັນໂດຍຊັ້ນ interposer ທີ່ມີການເຄື່ອນໄຫວ, ໃນຂະນະທີ່ຊຸດ 2.5D IC ໃຊ້ການນໍາຫຼື TSVs ເພື່ອ stack ອົງປະກອບໃນຊັ້ນ interposer, ຊຸດ 3D IC ເຊື່ອມຕໍ່ຫຼາຍຊັ້ນຂອງ wafers ຊິລິໂຄນກັບອົງປະກອບທີ່ໃຊ້ TSVs.

ເທກໂນໂລຍີ TSV ເປັນເທກໂນໂລຍີທີ່ມີປະໂຫຍດທີ່ສໍາຄັນໃນແພັກເກັດ IC 2.5D ແລະ 3D, ແລະອຸດສາຫະກໍາ semiconductor ໄດ້ນໍາໃຊ້ເຕັກໂນໂລຢີ HBM ເພື່ອຜະລິດຊິບ DRAM ໃນຊຸດ IC 3D.

ມຸມເບິ່ງຂ້າມພາກຂອງຊຸດ 3D ສະແດງໃຫ້ເຫັນວ່າການເຊື່ອມຕໍ່ກັນຕາມແນວຕັ້ງລະຫວ່າງຊິບຊິລິຄອນແມ່ນບັນລຸໄດ້ໂດຍຜ່ານ TSVs ທອງແດງໂລຫະ.

ຊິບເລດ

Chiplets ແມ່ນຮູບແບບການຫຸ້ມຫໍ່ IC 3D ອື່ນທີ່ຊ່ວຍໃຫ້ການເຊື່ອມໂຍງຂອງ CMOS ແລະອົງປະກອບທີ່ບໍ່ແມ່ນ CMOS.ໃນຄໍາສັບຕ່າງໆອື່ນໆ, ພວກເຂົາແມ່ນ SoCs ຂະຫນາດນ້ອຍກວ່າ, ເຊິ່ງເອີ້ນວ່າ chiplets, ແທນທີ່ຈະເປັນ SoCs ຂະຫນາດໃຫຍ່ໃນຊຸດ.

ການທໍາລາຍ SoC ຂະຫນາດໃຫຍ່ເຂົ້າໄປໃນຊິບຂະຫນາດນ້ອຍ, ຂະຫນາດນ້ອຍກວ່າ, ໃຫ້ຜົນຜະລິດທີ່ສູງຂຶ້ນແລະຄ່າໃຊ້ຈ່າຍຕ່ໍາກວ່າການຕາຍເປົ່າດຽວ.chiplets ອະນຸຍາດໃຫ້ນັກອອກແບບສາມາດໃຊ້ປະໂຍດຈາກ IP ຢ່າງກວ້າງຂວາງໂດຍບໍ່ຈໍາເປັນຕ້ອງພິຈາລະນາວ່າຂະບວນການໃດທີ່ຈະໃຊ້ແລະເຕັກໂນໂລຢີໃດທີ່ຈະໃຊ້ເພື່ອຜະລິດມັນ.ພວກເຂົາສາມາດໃຊ້ວັດສະດຸທີ່ຫຼາກຫຼາຍ, ລວມທັງຊິລິໂຄນ, ແກ້ວແລະ laminates ເພື່ອ fabricate chip.

ລະບົບທີ່ໃຊ້ Chiplet ແມ່ນປະກອບດ້ວຍ Chiplets ຫຼາຍອັນຢູ່ໃນຊັ້ນຕົວກາງ

Fan Out Packages

ໃນຊຸດ Fan Out, "ການເຊື່ອມຕໍ່" ໄດ້ຖືກພັດອອກຈາກດ້ານຂອງຊິບເພື່ອໃຫ້ I/O ພາຍນອກເພີ່ມເຕີມ.ມັນໃຊ້ວັດສະດຸ molding epoxy (EMC) ທີ່ຝັງຢູ່ໃນຕົວຕາຍ, ກໍາຈັດຄວາມຕ້ອງການຂອງຂະບວນການຕ່າງໆເຊັ່ນ: wafer bumping, fluxing, flip-chip mounting, ທໍາຄວາມສະອາດ, ການສີດພົ່ນທາງລຸ່ມແລະການປິ່ນປົວ.ດັ່ງນັ້ນ, ບໍ່ຈໍາເປັນຕ້ອງມີຊັ້ນຕົວກາງ, ເຮັດໃຫ້ການເຊື່ອມໂຍງແບບ heterogeneous ງ່າຍຂຶ້ນຫຼາຍ.

ເທກໂນໂລຍີພັດລົມສະຫນອງຊຸດຂະຫນາດນ້ອຍທີ່ມີ I / O ຫຼາຍກ່ວາປະເພດແພັກເກັດອື່ນໆ, ແລະໃນປີ 2016 ມັນແມ່ນດາວເຕັກໂນໂລຢີໃນເວລາທີ່ Apple ສາມາດນໍາໃຊ້ເຕັກໂນໂລຢີການຫຸ້ມຫໍ່ຂອງ TSMC ເພື່ອປະສົມປະສານໂປເຊດເຊີແອັບພລິເຄຊັນ 16nm ແລະ DRAM ມືຖືເຂົ້າໄປໃນຊຸດດຽວສໍາລັບ iPhone. 7.

ການຫຸ້ມຫໍ່ພັດລົມ

ການຫຸ້ມຫໍ່ Fan-Out Wafer Level (FOWLP)

ເທກໂນໂລຍີ FOWLP ແມ່ນການປັບປຸງການຫຸ້ມຫໍ່ລະດັບ wafer (WLP) ທີ່ສະຫນອງການເຊື່ອມຕໍ່ພາຍນອກຫຼາຍຂຶ້ນສໍາລັບຊິບຊິລິໂຄນ.ມັນກ່ຽວຂ້ອງກັບການຝັງຊິບໃນວັດສະດຸ molding epoxy ແລະຫຼັງຈາກນັ້ນກໍ່ສ້າງຊັ້ນການແຜ່ກະຈາຍຄວາມຫນາແຫນ້ນສູງ (RDL) ເທິງຫນ້າດິນ wafer ແລະນໍາໃຊ້ບານ solder ເພື່ອສ້າງເປັນ wafer reconstituted.

FOWLP ສະຫນອງການເຊື່ອມຕໍ່ຈໍານວນຫລາຍລະຫວ່າງຊຸດແລະກະດານຄໍາຮ້ອງສະຫມັກ, ແລະເນື່ອງຈາກວ່າ substrate ມີຂະຫນາດໃຫຍ່ກວ່າຕາຍ, ຕົວຈິງແລ້ວ pitch ຕາຍແມ່ນຜ່ອນຄາຍຫຼາຍ.

ຕົວຢ່າງຂອງຊຸດ FOWLP

ການປະສົມປະສານທີ່ຫຼາກຫຼາຍ

ການປະສົມປະສານຂອງອົງປະກອບທີ່ແຕກຕ່າງກັນທີ່ຜະລິດແຍກຕ່າງຫາກເຂົ້າໄປໃນສະພາແຫ່ງຊັ້ນສູງສາມາດເພີ່ມປະສິດທິພາບການເຮັດວຽກແລະປັບປຸງຄຸນລັກສະນະຂອງການດໍາເນີນງານໄດ້, ດັ່ງນັ້ນຜູ້ຜະລິດອົງປະກອບ semiconductor ສາມາດສົມທົບອົງປະກອບທີ່ເປັນປະໂຫຍດທີ່ມີຂະບວນການທີ່ແຕກຕ່າງກັນເຂົ້າໄປໃນການປະກອບດຽວ.

ການລວມຕົວແບບ heterogeneous ແມ່ນຄ້າຍຄືກັນກັບລະບົບໃນຊຸດ (SiP), ແຕ່ແທນທີ່ຈະສົມທົບການຕາຍເປົ່າຫຼາຍຢູ່ໃນ substrate ດຽວ, ມັນປະສົມປະສານຫຼາຍ IP ໃນຮູບແບບຂອງ Chiplets ໃນ substrate ດຽວ.ແນວຄວາມຄິດພື້ນຖານຂອງການລວມຕົວແບບ heterogeneous ແມ່ນການສົມທົບຫຼາຍອົງປະກອບທີ່ມີຫນ້າທີ່ທີ່ແຕກຕ່າງກັນຢູ່ໃນຊຸດດຽວກັນ.

ບາງສິ່ງກໍ່ສ້າງທາງດ້ານວິຊາການໃນການເຊື່ອມໂຍງທີ່ຫຼາກຫຼາຍ

HBM

HBM ເປັນເທກໂນໂລຍີການເກັບຮັກສາ stack ໄດ້ມາດຕະຖານທີ່ສະຫນອງຊ່ອງທາງແບນວິດສູງສໍາລັບຂໍ້ມູນພາຍໃນ stack ແລະລະຫວ່າງຫນ່ວຍຄວາມຈໍາແລະອົງປະກອບຕາມເຫດຜົນ.ແພັກເກັດ HBM stack memory die ແລະເຊື່ອມຕໍ່ພວກມັນເຂົ້າກັນຜ່ານ TSV ເພື່ອສ້າງ I/O ແລະ bandwidth ຫຼາຍຂຶ້ນ.

HBM ແມ່ນມາດຕະຖານຂອງ JEDEC ທີ່ປະສົມປະສານໃນແນວຕັ້ງຫຼາຍຊັ້ນຂອງອົງປະກອບ DRAM ພາຍໃນຊຸດ, ພ້ອມກັບໂປເຊດເຊີແອັບພລິເຄຊັນ, GPUs ແລະ SoCs.HBM ຕົ້ນຕໍແມ່ນປະຕິບັດເປັນຊຸດ 2.5D ສໍາລັບເຊີບເວີລະດັບສູງ ແລະຊິບເຄືອຂ່າຍ.ການປ່ອຍ HBM2 ໃນປັດຈຸບັນແກ້ໄຂຂໍ້ຈໍາກັດຂອງຄວາມສາມາດແລະອັດຕາໂມງຂອງການປ່ອຍ HBM ເບື້ອງຕົ້ນ.

ຊຸດ HBM

ຊັ້ນກາງ

ຊັ້ນ interposer ແມ່ນທໍ່ສົ່ງຜ່ານທີ່ສັນຍານໄຟຟ້າຖືກສົ່ງຜ່ານຫຼາຍຊິບເປົ່າຫຼືກະດານຢູ່ໃນຊຸດ.ມັນເປັນການໂຕ້ຕອບໄຟຟ້າລະຫວ່າງເຕົ້າຮັບຫຼືຕົວເຊື່ອມຕໍ່, ອະນຸຍາດໃຫ້ສັນຍານທີ່ຈະແຜ່ຂະຫຍາຍອອກໄປໄກແລະຍັງເຊື່ອມຕໍ່ກັບເຕົ້າສຽບອື່ນໆໃນກະດານ.

ຊັ້ນ interposer ສາມາດເຮັດດ້ວຍຊິລິໂຄນແລະວັດສະດຸອິນຊີແລະເຮັດຫນ້າທີ່ເປັນຂົວລະຫວ່າງຕົວຕາຍຫຼາຍແລະກະດານ.ຊັ້ນ Silicon interposer ເປັນເທກໂນໂລຍີທີ່ພິສູດແລ້ວດ້ວຍຄວາມຫນາແຫນ້ນຂອງ I/O pitch ສູງແລະຄວາມສາມາດໃນການສ້າງ TSV ແລະມີບົດບາດສໍາຄັນໃນການຫຸ້ມຫໍ່ຊິບ IC 2.5D ແລະ 3D.

ການປະຕິບັດແບບປົກກະຕິຂອງລະບົບແບ່ງສ່ວນຊັ້ນກາງ

ຊັ້ນການແຈກຢາຍຄືນໃໝ່

ຊັ້ນການແຈກຢາຍຄືນໃຫມ່ປະກອບດ້ວຍການເຊື່ອມຕໍ່ທອງແດງຫຼືການຈັດຕໍາແຫນ່ງທີ່ຊ່ວຍໃຫ້ການເຊື່ອມຕໍ່ໄຟຟ້າລະຫວ່າງພາກສ່ວນຕ່າງໆຂອງຊຸດ.ມັນເປັນຊັ້ນຂອງວັດສະດຸ dielectric ໂລຫະຫຼື polymeric ທີ່ສາມາດ stacked ໃນຊຸດທີ່ມີຕາຍເປົ່າ, ດັ່ງນັ້ນການຫຼຸດຜ່ອນໄລຍະຫ່າງ I / O ຂອງ chipsets ຂະຫນາດໃຫຍ່.ຊັ້ນການແຈກຢາຍຄືນໃຫມ່ໄດ້ກາຍເປັນສ່ວນຫນຶ່ງທີ່ສໍາຄັນຂອງການແກ້ໄຂຊຸດ 2.5D ແລະ 3D, ເຮັດໃຫ້ຊິບຢູ່ໃນພວກມັນຕິດຕໍ່ສື່ສານກັບກັນແລະກັນໂດຍໃຊ້ຊັ້ນກາງ.

ແພກເກດປະສົມປະສານໂດຍໃຊ້ຊັ້ນການແຈກຢາຍຄືນໃຫມ່

TSV

TSV ເປັນເທກໂນໂລຍີການປະຕິບັດທີ່ສໍາຄັນສໍາລັບການແກ້ໄຂການຫຸ້ມຫໍ່ 2.5D ແລະ 3D ແລະເປັນ wafer ທອງແດງທີ່ສະຫນອງການເຊື່ອມຕໍ່ກັນຕາມແນວຕັ້ງຜ່ານຊິລິໂຄນ wafer die.ມັນແລ່ນຜ່ານຕົວຕາຍທັງຫມົດເພື່ອສະຫນອງການເຊື່ອມຕໍ່ໄຟຟ້າ, ປະກອບເປັນເສັ້ນທາງທີ່ສັ້ນທີ່ສຸດຈາກຂ້າງຫນຶ່ງຂອງຕາຍໄປຫາອີກດ້ານຫນຶ່ງ.

ຮູຜ່ານຫຼືທາງຜ່ານແມ່ນຖືກເຈາະລົງໃນຄວາມເລິກທີ່ແນ່ນອນຈາກດ້ານຫນ້າຂອງ wafer, ເຊິ່ງຫຼັງຈາກນັ້ນຖືກ insulated ແລະຕື່ມຂໍ້ມູນໃສ່ໂດຍການຝາກວັດສະດຸ conductive (ປົກກະຕິແລ້ວທອງແດງ).ເມື່ອຊິບໄດ້ຖືກ fabricated, ມັນໄດ້ຖືກ thinned ຈາກດ້ານຫລັງຂອງ wafer ເພື່ອເປີດເຜີຍຜ່ານທາງແລະໂລຫະຝາກຢູ່ດ້ານຫລັງຂອງ wafer ໄດ້ສໍາເລັດການເຊື່ອມຕໍ່ TSV.